技术标签: fpga开发
ISERDESE2主要是串行输入,两个器件进行通讯时,至少都需要一个数据线来传输数据,并且还需要满足一定的时序才能保证数据准确的传输。
在低速协议中,布线的传输延时可忽略不计,只要满足相应的协议就可实现数据的传输,当然这种情况只限外部干扰较小的情况,如果要确保传输的准确性,还需要进行校验。
但在高速传输时,在硬件上通过差分传输来降低外界的干扰信号,但数据线的长短会影响传输的时长。如通过clk和data两对差分线进行传输,由于clk的布线与dara的布线存在长短上的差异,主机传输到从机后clk和data的延时各不相同。如果我们希望在时钟上升沿上采集数据,但由于线的延时,可能在时钟上升沿时数据处于变化状态,这将会导致采集的数据错误。通过IDELAYE2原语可将某根信号线进行延时操作,以达到在时钟上升沿数据处于稳定的操作。
本文章主要参考Xilinx官方UG471和PG070数据手册。
下图为IDELAYE2例化框图。
上图为IDELAYE2模块例化接口框图,IDELAY被称为信号延迟模块,它的作用就是把信号延迟一段时间。对于一些需要对齐的输入信号来说,这至关重要。在7系列FPGA中,它被称为IDELAYE2。IDELAYE2可以将信号延迟0~31节,在这区间任意可调,并且在参考时钟为200M时,每节的延迟精度为78ps(1/(32×2×FREF),FREF为IDELAYCTRL的参考时钟)。
IDELAYE2可以一共有四个工作模式:固定延迟模式(FIXED), 可变延迟模式(VARIABLE), 可加载可变延迟模式(VAR_LOAD或VAR_LOAD_PIPE),VAR_LOAD与VAR_LOAD_PIPE模式相识,只是加载的位置不同,下文会进行阐述。
端口 | IO | width | 描述 |
C | input | 1 | 时钟输入,用于VARIABLE, VAR_LOAD, VAR_LOAD_PIPE模式 |
REGRST | input | 1 | Pipeline寄存器的复位,只用于VAR_LOAD_PIPE 模式。 |
LD | input | 1 | 在VARIABLE 模式,加在IDELAYE2延时的值;LD,CD,INC配合使用 |
CE | input | 1 | 使能增加/减少的功能 |
INC | input | 1 | 增加或减少tap delays数量 |
CINVCTRL | input | 1 | 动态转换时钟极性 |
CNTVALUEIN | input | 5 | 对动态加载tap值的计数,用于VAR_LOAD模式 |
IDATAIN | input | 1 | 输入数据来自IBUF |
DATAIN | input | 1 | 输入数据来自FPGA逻辑 |
LDPIPEEN | input | 1 | 使能pipeline寄存器来加载数据 |
DATAOUT | output | 1 | 延迟后的数据输出 |
CNTVALUEOUT | output | 5 | tap值的监控输出 |
属性 | 值 | 默认值 | 描述 |
IDELAY_TYPE | String:FIXED,VARIABLE, VAR_LOAD, orVAR_LOAD_PIPE |
FIXED | FIXED:固定的延迟值 VAR_LOAD:动态加载tap值VARIABLE:动态调节延时值 VAR_LOAD_PIPE:与VAR_LOAD模式类似,并CNTVALUEIN值 |
DELAY_SRC | String: IDATAIN, DATAIN |
IDATAIN | IDATAIN:输入数据来自IBUFDATAIN:输入数据来自FPGA逻辑 |
IDELAY_VALUE | Integer: 0 to 31 | 0 | 在IIXED模式,指定延时taps; 在VARIABLE模式,加载的tap初始值;另外两种模式,不使用,并置0 |
HIGH_PERFORMANCE_MOD |
Boolean: FALSE or TRUE | TRUE | TRUE:减少输出抖动 |
SIGNAL_PATTERN | String: DATA, CLOCK | DATA | 数据或者时钟 |
REFCLK_FREQUENCY | Real: 190 to 210, 290 to 310, or 390 to 410 |
200 | 参考时钟,确定每个延时tap的精度;200M时,1个tap=78ps 参考时钟,确定每个延时TAP的精度;200米时,1个TAP=78 ps |
CINVCTRL_SEL | Boolean: FALSE or TRUE | FALSE | 使能CINVCTRL_SEL管脚来动态切换输入时钟的极性。 |
PIPE_SEL | Boolean: FALSE or TRUE | FALSE | 选择pipeline模式,只用于VAR_LOAD PIPE模式。 |
IDELAY2是一个可编程的31阶延迟原语,通过改变tap的值可以改变数据线的延时大小,其延时的分辨率与参考时钟频率f有关,延时的分辨率delay_resolution计算公式如下:
delay_resolution = 1/(32 * 2 * f)*1000000(ps)
其中f单位为Mhz。
当f=200Mhz时,delay_resolution=78ps(注:计算出来为78.125ps,但会取整,为78ps);
同样,当f=300Mhz时,delay_resolution=52ps。
只要通过了 IDELAY2这个原语,都会先增加一个0.6ns的延时,延时的具体大小计算如下:
1.当tap=0时,我们要弄清一个误区,tap=0时并不是延时就是0,此时delay_time=600ps;
2.当tap!=0时,delay_time=600ps + tap * delay_resolution。
在该模式下数据延迟由属性IDELAY_VALUE设置,且延迟固定,不可更改。在该模式下,IDELAYCTRL原语必须例化。
在该模式下,延迟值可以在配置后通过CE和INC端口进行动态配置。同样,在该模式下,IDELAYCTRL原语也必须例化。该模式下的逻辑控制对应关系如下表所示。
显示了IDELAY(IDELAY_TYPE=VARIABLE,IDELAY_VALUE=0,DELAY_SRC=IDATAIN)时序图:
参考前文可变延迟模式下的逻辑表,可见1时刻C=1,LD=1,则会加载IDELAY_VALUE的值到tap,即此时tap0=IDELAY_VALUE;在时刻2时,C=1,LD=0,CE=1,INC=1,tap的值会自动累加1,即tap1=IDELAY_VALUE + 1;在时刻3时,C=1,LD=0,CE=0,INC=0,tap的值不变,即tap1=IDELAY_VALUE + 1;
该模式下功能与VARIABLE模式下类似,只不过可以通过CNTVALUEIN加载延迟节拍数。多了一种延迟加载方法。当LD端口有效时可以加载新的延迟CNTVALUE值到控制模块。该模式下逻辑功能关系如下表所示。
下图为可加载可变延迟模式时序图:
对照表格,我们看一下时序图,当时刻0时,当C=1,LD=0,INC=0,CE=0,CNTVALUEIN = 5’b00010,CNTVALUEOUT、DATAOUT保持状态;1时刻C=1,LD=1,INC=0,CE=0,CNTVALUEIN=5’b00010,则会加载CNTVALUEIN的值到tap上,即tap=5‘b00010;在2时刻C=1,LD=0,INC=1,CE=1,CNTVALUEIN=5’b01010,则此时tap的值会自动加1,即tap=5‘b00010 + 1’b1 = 5‘b00011;在3时刻,C=1,LD=1,INC=0,CE=0,CNTVALUEIN=5’b01010,则会加载CNTVALUEIN的值到tap上,即tap=5‘b01010;
IDELAYCTRL其实是个辅助模块,这么说吧,只要咱们使用了IDELAY或者ODELAY,IDELAYCTRL必须被使用,要不然就无法正常工作。因为IDELAY或者ODELAY的延迟精度是由IDELAYCTRL的输入时钟决定的,一般为200MHz。下图为IDELAYCTRL例化框图。
符号 | 描述 |
RST - Reset | 异步复位信号,高有效。 |
REFCLK - Reference Clock | 参考时钟(REFCLK)为IDELAYCTRL提供时间参考,以校准同一区域中的所有IDELAY和ODELAY模块。该时钟必须由全局或水平时钟缓冲器(BUFG或BUFH)驱动。 |
RDY - Ready | 就绪(RDY)信号指示特定区域中的IDELAY和ODELAY模块何时校准。如果REFCLK保持高电平或低电平超过一个时钟周期,则RDY信号被取消断言。如果RDY被取消断言为低,则必须重置IDELAYCTRL模块。 |
从时序图中可以看出,在IDELAYCTRL原语复位后要经过TIDELAYCTRLCO_RDY时间后RDY才被拉高,但若参考时钟在多个时钟周期内保持了不变,RDY就会拉低,此时IDELAYCTRL需要重新复位。
当IDELAY_TYPE = FIXED为FIXED模式,线的延时时间由IDELAY_VALUE来确定。首先当IDELAY_VALUE = 0时,仿真结果如下:
可见,线延时了600ps。
当IDELAY_TYPE = FIXED为FIXED模式,线的延时时间由IDELAY_VALUE来确定。首先当IDELAY_VALUE = 1时,仿真结果如下:
可见,线延时了678ps。
同理,按照公式31阶应该为600+78*31=3018
当top=13时,延迟等于600+13*78=1614
当top=15时,延迟等于600+15*78=1770
根据对IDELAYE2的FIXED模式进行的仿真可以看出,结果与UG471一致。
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