Vivado是FPGA厂商赛灵思提供的一款EDA(Electronic Design Automation)工具. 在电子设计自动化方面, 其主要提供了四种功能: RTL代码编写, 功能仿真, 综合(synthesis)以及实现(implementation).
vivado在数字集成电路设计过程中的作用 |
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Vivado的安装已经有好多文章介绍过, 在这里给出一篇文章
https://blog.csdn.net/taowei1314520/article/details/74860356
在这里我们以一个4进制计数器的设计为例, 讲解我们如何使用Vivado进行工程设计
1. 新建工程
在菜单中点击file->project->new新建project
新建工程命令所在位置 |
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新建project的时候注意选择合适的存放路径, 然后点击next; 选择RTL Project, 点击next; 选择对应的开发板, 点击next; 点击finish, 完成工程的新建.
新建工程过程示意图 |
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新建工程project 4 后的Vivado界面 |
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新建设计文件过程示意图一 |
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点击Creat file, 指定语言类型, 文件名字, 文件存放的位置, 完成设计文件的新建.
新建设计文件过程示意图二 |
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新建file之后的界面, 如下图, 双击Source的设计文件(在这里, 我命名为counter), 即可打开, 进行编辑.
新建完成设计文件后的Source窗口示意图 |
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// 这是一个从0开始计数, 可配置位数(更改WIDTH), 输入为时钟信号和复位信号, 输出计数器当前的值和计满信号的计数器.
module counter
#( parameter WIDTH = 4)
(
input clk,
input preset,
output reg [WIDTH-1:0] count,
output reg full
);
// always时许块中使用非阻塞赋值
always @ (posedge clk or negedge preset) begin //时钟上升沿和复位下降沿触发
if(~preset)begin
count <= 0;
end
else begin //一定要加else
count <= count+1;
end
end
always@(*)begin
full = (count==2**WIDTH-1);
end
endmodule
仿真文件所在处 |
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`timescale 1ns / 1ps
module counter_testbench
#(parameter WIDTH=4)(
);
// 给出对应的端口
reg clk;
reg reset;
wire [WIDTH-1:0] count; // 接收模块的输出(wire)
wire full;
// 激励的产生
initial begin
clk = 0;
reset = 1;
#25 reset = 0;
#25 reset = 1;
end
always begin
# 5 clk = ~clk;
end
always begin
#100;
if ($time >= 10000) $finish ;
end
// 连接
counter c1(
.clk(clk),
.preset(reset),
.count(count),
.full(full)
);
endmodule
SIMULATION按钮所在处 |
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仿真结果如下图所示, 可见, 该计数器功能正常
仿真结果 |
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综合按钮所在处 |
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实现按钮所在处 |
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always @ (posedge clk or negedge preset) begin //时钟上升沿和复位下降沿触发
if(~preset)begin
count <= 0;
end
else begin //一定要加else
count <= count+1;
end
end
上面只是简单介绍了Vivado的部分内容, 想要更加详细, 更加具体地了解Vivado的使用, 还可以阅读Vivado的官方用户手册.查找地址: https://china.xilinx.com/products/design-tools/vivado.html#resources
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