”vivado“ 的搜索结果

47-Vivado IDDR与ODDR原语设计.7z

标签：   FPGA VerilogHDL IDDR ODDR Vivado

     Vivado IDDR与ODDR原语设计,Vivado仿真工程

vivado_lic2037.lic

标签：   xilinx vivado license

     1.适用版本：适用于Vivado的任何版本. 2.600多个永久IP license. 3.打开Vivado License Manager（注册文件管理器） 4.点击Load License 5.将license文件导入 6.在View License Status查看license

34-Vivado 任意波形发生器设计.7z

标签：   FPGA 正弦波 三角波 锯齿波 Vivado

     Vivado 任意波形发生器设计,Vivado仿真工程

fpga vivado verilog SPI 读写 LMH0387

标签：   vivado fpga verilog spi LMH0387

     用vivado 开发的 SPI 读写 LMH0387，主要文件是spi.v。

Vivado使用误区与进阶.rar_Vivado使用误区与进阶_vivado

标签：   vivado使用误区与进阶 vivado

     Vivado使用误区与进阶，对适用vivado的开发人员有巨大帮助

53-Vivado AXI4-stream 总线设计.7z

标签：   Vivado仿真工程 AXI4-stream总线 FPGA VerilogHDL

     Vivado AXI4-stream 总线设计,Vivado仿真工程.

Vivado2019.1安装包-百度网盘-22G.txt

标签：   Vivado

     Vivado2019.1安装包txt文件-百度网盘-22G 支持win10、 Ubuntu Linux 16.04.5, 18.04.1 LTS (64-bit) 带licence文件，到2050年 安装时选择Vivado HL System Edition 包括：Vivado/Vivado HLS/System Generator/Model ...

91-Vivado XADC IP核设计.7z

标签：   FPGA VerilogHDL XADCIP核 Vivado

     Vivado XADC IP核设计，Vivado仿真工程。

基于Xilinx Vivado输入延迟约束分析工程实操，通过此实验工程可以更加深刻的分析输入延迟约束。

标签：   fpga开发 时序约束 vivado 建立时间保持时间

     基于Xilinx Vivado输入延迟约束分析工程实操，通过此实验工程可以更加深刻的分析输入延迟约束。

vivado永久设置线程数.txt

标签：   vivado 线程 永久 maxThreads

     一次设置即可永久设置编译线程，加快编译速度，一次设置，永久可用。

复数乘法器 ip核 练习工程 vivado2018.3/modelsim se10.7 行为仿真

标签：   tcp/ip 网络协议 网络 fpga开发

     复数乘法器 ip核 练习工程 vivado2018.3/modelsim se10.7 行为仿真

vivado中license通用版

标签：   vivado license xiline

     vivado2018版本亲测可用，其他版本也是可以通用的，打开“Manage Xilinx License”，在左侧栏中选择“Load License”，然后在右侧选择“Copy License”。添加license就可以了。

Vivado 简明教程.rar_vivado图形_vivado图形方式_vivado操作步骤_vivado简明教程_简明教程

标签：   vivado图形 vivado图形方式 vivado操作步骤 vivado简明教程 简明教程

     vivado简易入门教程，图形化节前操作步骤

vivado的IP核

标签：   vivado 数字电子技术

     IP压缩包中一共23个IP核，完全可以满足使用需求，不包括之前上传过的74LS73和74LS00，使用的话必须全部解压成文件夹！！！！

vivado安装，vivado与matlab关联（system generator）

标签：   vivado system gener matlab

     1.首先是vivado的安装，有详细的安装教程。 2.根据vivado安装所产生的system generator工具与matlab关联配置

Vivado HLS 教程.pptx

标签：   FPGA Vivado AI Python Hls

     Vivado Hls C入门详解教程，附带有各个流程的使用和配合，并附有代码示例，可在Vivado 2017.4 上进行学习测试

Vivado license 2037

标签：   vivado license verilog

     Vivado Licence 永久使用版 适用版本：适用于Vivado的任何版本，过期日期：到2037年，永久有效

vivado简单流水线cpu设计-网络设备代码类资源

标签：   vivado cpu设计

     计算机组成 简单流水线cpu的设计 1.解决数据冒险和结构冒险 2.实现周期结束后各阶段的锁存 3.实现内部前推

vivado_18.3_AR71948_patch

标签：   vivado 18.3 patch AR71948

     vivado_18.3_AR71948_patch

Vivado2018.3加载bit文件详细过程.pdf

标签：   bit加载

     Vivado2018.3加载bit文件详细过程.pdf

57-Vivado任意人数表决器设计.7z

标签：   Vivado仿真工程 任意人数表决器 FPGA VerilogHDL

     Vivado任意人数表决器设计,Vivado仿真工程.

49-Vivado ISERDESE2原语设计.7z

标签：   FPGA VerilogHDL ISERDESE2原语 Vivado

     Vivado ISERDESE2原语设计,Vivado仿真工程

Vivado安装、生成bit文件及烧录FPGA的简要流程 fpga开发.pdf

标签：   fpga开发

     Vivado安装、生成bit文件及烧录FPGA的简要流程 fpga开发.pdf

Vivado之导出硬件到SDK

标签：   Vivado 硬件 SDK 文章 软件开发 嵌入式OS

     本系列的博客主要是进行基础的设置，为下一步的工作做准备，其中很重要的一个步骤就是导出硬件到SDK，由于IP，设计必须导出到SDK的设计中。

实现你的Vivado的设计并产生比特流

标签：   Vivado 设计 比特流 文章 软件开发 嵌入式OS

     上一节介绍了HDL设计文件的实现，实现完HDL以后就可以完成你的Vivado设计，并可以产生比特流了，下面我会通过四步详细介绍这个过程的实现。

EGO1开发板-vivado2020.1-电子密码锁

标签：   EGO1 Vivado 电子密码锁 大作业 数字逻辑与数字系统设计

     在EGO1开发板上实现，在vivado2020.1环境下编写与仿真，实现了电子密码锁错误报警、倒计时警报、十进制滚动输入，代码清晰，模块分布合理，有看不懂的地方可以私聊我。内服实验报告

vivado license

标签：   源码软件 tcp/ip 网络协议 网络

     亲测可适用于vivado2019.2及以下版本，基本上所有的XILINX ip都可使用

Xilinx_Vivado_SDK_2017.rar

标签：   FPGA vivado 17.4

     由于安装包很大，所以采用链接分享的形式，所以资源本身不是很大。网上的资料很多，最近在...如果安装过程中出现安装vivado中提示VC有错误，请取消安装，点开主页找“安装vivado中提示VC有错误”资源，获取解决方案。

vivado从此开始

标签：   vivado FPGA Xilinx

     本书为指导使用vivado软件进行FPGA调试的必备用书，包括了综合，布局布线，生成下载文件，以及时序约束等等

FPGA vivado 数码管显示串口数据（两位）

标签：   fpga vivado 串口通信

     AX7035，若是其他板子，改端口即可

推荐文章